Advanced HDL Synthesis and SOC Prototyping: RTL Design Using Verilog
Singapore: Springer Singapore, Imprint: Springer, 2019
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Monographie, Elektronische Ressource
- 1 Online-Ressource (XXI, 307 p. 263 illus., 196 illus. in color)
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Titel: |
Advanced HDL Synthesis and SOC Prototyping: RTL Design Using Verilog
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Verantwortlichkeitsangabe: | by Vaibbhav Taraate |
Autor/in / Beteiligte Person: | Taraate, Vaibbhav |
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Veröffentlichung: | Singapore: Springer Singapore, Imprint: Springer, 2019 |
Medientyp: | Monographie |
Datenträgertyp: | Elektronische Ressource |
Umfang: | 1 Online-Ressource (XXI, 307 p. 263 illus., 196 illus. in color) |
ISBN: | 9789811087769 |
DOI: | 10.1007/978-981-10-8776-9 |
Schlagwort: |
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Sonstiges: |
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